HW#13 Circuit Optimization on PCB

 課堂練習 

Deadline:  Saturday at 23:59 (one more week)

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PCB Trace Routing and/or Parameter Tune-Up 

1. Optimize trace routing for the Differential Pair Circuit on PCB 

trace routing, share (artifact, more accurate schematic)

Steps

Starting from the imperfect design, complete the trace routing. Do trace routing ( 參考 share, share 2, share 3)

2. 設計Crystal 石英振盪電路的PCB

 (slides) schematic

(3, 4 任選一題來做)

3. 使用鑽孔路徑演算法進行以下PCB 鑽孔(演算法 提供參考)

PCB 1

PCB 2

甚麼是 TSP?

Traveling Salesman Problem 簡稱TSP

 (一個推銷員要拜訪所有客戶城市，每個城市只能拜訪一次，最後要回到出發城市，請為他/她計算最短的拜訪路徑)

TSP在工業界有重要應用，包括物流（UPS/Amazon配送路線優化）、製造業（電路板鑽孔、機器人組裝路徑）、電信（網路路由、線路安裝）和能源（電網維護、管線檢查）。凡是需要造訪多個地點同時最小化成本、時間或距離的場合都適用。現代變體能處理容量限制、時間窗口等實際約束。企業使用OR-Tools、Gurobi等專業軟體解決這些問題，透過優化倉儲揀貨、切割模式、3D列印路徑和車隊管理等作業，往往能節省數百萬成本。

(樸素) Visualize TSP (Traveling Salesman Problem) by A* search 使其可以改變網路節點個數

(美學) 視覺化 A* for Traveling Salesman Problem 使其可以改變網路節點個數

Follow up HW#12

 我用 Claude cowork 找了滿足條件的 Class-F

artifact

fitness function disfavors class-F (HD3 floor constraint wants it be class-AB), relaxed during search

class-F note: the two solutions are within the same basin

s11, s22 repair, dashboard

IEEE AI Policy

 

IEEE 作者通訊摘要

AI 使用規範（重點）

作者責任： 文章中所有內容（含 AI 生成部分）的正確性與抄襲檢查，由作者負完全責任。

該做的事：

• 揭露所有 AI 使用情況，於 Acknowledgements 區段註明工具名稱與使用方式
• AI 工具可列入參考文獻，但前提是作者已獨立驗證內容正確性
• AI 生成的模擬/仿真資料須清楚標示

不該做的事：

• ❌ 不可將 AI 系統列為作者
• ❌ 不可將 AI 工具作為引用來源（除非已獨立驗證）

例外： 若僅以 AI 改善語言（grammar/editing）且不改變語意或新增智識內容，可不揭露。

小提醒： 用 AI 編修文字時，不要把參考文獻區段一起丟進去，以免被竄改。詳見 IEEE PSPB Operations Manual 第 8.2.1.B10 節（p.107）。

Doherty RF PA design

  Doherty paper, level of physics

artifact

HW#12 PnR for Apple C1 PLL and RISC Core CPU

本次習題基本說明 PLL

進階說明 PLL

講義

on Apple C1 PLL

on Modern Placement Algorithms

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任選一題

 1. Use this physics model to identify a high efficiency Class F RF amplifier. ASAP7 Class-F (auto-load)

dual attractors

basin transitions

Amplifier class (harmonics in PA design)

2.（a)Build a model of Apple C1 ADPLL — 7.0 GHz (spec) with A* and NM Version, NM cross checked by MNA,  

(b) Enhance the Apple C1 PLL model with DTC by building an Optimizer with MNA-powered trajectory. share, DTC-Solver

You may refer to schematic, architecture and timing, DTC-TDC Timing (share)

Apple C1 ADPLL — 7.0 GHz  (C1 is N4P)

Head-to-head

3. Write an algorithm for Macro Routing for a RISC core CPU, starting from the baseline to Bit sliced macro

 baseline macro 32, metal layers 3, die 550 × 600 μm

add timing

add CTS

add std cells

add logistic prob of wins

Bit sliced macro 28, metal layers 9, die 690 × 750 μm

Two-stage Class-AB RF PA driver: parameter optimization GaN

 GaN, "Calibrated for 0.25 µm GaN-on-SiC RF process (Wolfspeed G2 / WIN NP25 class)" for base station

artifact (topology change, single device)

LNA Chip Physics Model, PnR

 

LNA Physics Model

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LNA PnR

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